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高密度実装(MCM、MCP、SIP、3D-TSV):市場分析と技術動向


High-Density Packaging (MCM, MCP, SIP, 3D-TSV): Market Analysis and Technology Trends

この調査レポートは、高密度実装市場を調査し、マルチチップモジュール(MCM)、マルチチップ実装(MCP)、SIP、3次元シリコン貫通電極(3D-TSV)の技術や市場を詳細に分析・解説しています。 もっと見る

 

 

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The Information Network
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2024年6月10日 US$4,995
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サマリー

この調査レポートは、高密度実装市場を調査し、マルチチップモジュール(MCM)、マルチチップ実装(MCP)、SIP、3次元シリコン貫通電極(3D-TSV)の技術や市場を詳細に分析・解説しています。



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目次

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第1章 はじめに 1-1


第2章 エグゼクティブ・サマリー 2-1


2.1 技術的課題の要約 2-1
2.2 市場予測のまとめ 2-7


第3章 技術の課題と動向 3-1


3.1 HDP技術の概要 3-1
3.1.1 複数IC集積の必要性 3-1
3.1.2 複数IC集積の課題 3-9
3.1.3 集積化の技術的制約 3-10
3.1.4 HDPの経済的メリット 3-12
3.1.5 技術的課題 3-16
3.2 2D パッケージ 3-18
3.2.1 MCM 3-18
3.2.1.1 基板 3-22
3.2.1.2 熱管理 3-30
3.2.1.3 設計 3-32
3.2.1.4 既知の良品ダイ 3-36
3.2.2 システム・イン・パッケージ(SiP) 3-37
3.2.2.1 SiPの課題 3-40
3.2.2.2 コスト 3-43
3.2.2.3 SiP設計 3-46
3.2.2.4 SoCとSiPの比較 3-47
3.2.3 マルチチップパッケージ(MCP) 3-49
3.2.4 パッケージ・オン・パッケージ(PoP) 3-51
3.3 2.5Dと3Dパッケージ 3-56
3.3.1 従来のウェーハファンアウト技術 3-58
3.3.2 シリコンインターポーザ 3-66
3.3.3 3D-ICスタック 3-67


第4章 アプリケーション 4-1


4.1 エンドマーケット別半導体産業 4-1
4.2 メモリ 4-9
4.2.1 DRAM 4-9
4.2.2 NAND 4-16
4.2.3 中国メモリ 4-23
4.2.4 HDDとSSDの比較 4-25
4.3 ファウンドリー部門 4-31


第5章 競争環境 5-1


5.1 HDPメーカー 5-1


第6章 3D-TSV技術 6-1


6.1 3D-TSVの推進力 6-1
6.2 3次元パッケージの種類 6-11
6.3 TSVプロセス 6-17
6.4 重要なプロセス技術 6-19
6.4.1 プラズマエッチング技術 6-23
6.4.2 銅めっき 6-27
6.4.3 薄ウェーハボンディング 6-28
6.4.4 薄化/CMP 6-32
6.4.5 リソグラフィー 6-33
6.5 アプリケーション 6-38
6.6 3Dパッケージング技術の限界 6-44
6.6.1 熱管理 6-44
6.6.2 コスト 6-46
6.6.3 設計の複雑さ 6-47
6.6.4 納期 6-52
6.7 企業プロフィール 6-53


第7章 市場予測 7-1


7.1 アドバンストパッケージの概要 7-1
7.2 ドライビングフォース 7-2
7.3 システム・イン・パッケージ(SiP) 7-3
7.4 フリップチップ/ウェハレベルパッケージング 7-10
7.5 世界のIC市場予測 7-19
7.6 世界のパッケージ市場の展望 7-22
7.7 世界の先端パッケージの展望 7-24
7.7.1 世界の3次元シリコン貫通電極(TSV)市場 7-34
7.7.1.1 TSMC CoWoS 7-42
7.7.1.2 インテル・フォベロス 7-48
7.7.1.3 HBM(高帯域幅メモリ)パッケージ 7-51
7.7.1.4 チップレット 7-57

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図表リスト

テーブル一覧

3.1 マルチチップモジュールと回路基板アセンブリの比較 3-13
3.2 MCMコストの比較 3-15
3.3 パッケージングにおける材料の課題 3-17
3.4 基板技術の特徴 3-25
3.5 SoCとSiPアーキテクチャーの比較 3-48
3.6 CSPとPoPアーキテクチャの比較 3-52
4.1 エンドマーケット別世界半導体予測 4-5
4.2 デバイスタイプ別半導体の世界売上高予測 4-7
4.3 デバイスタイプ別半導体の世界出荷台数予測 4-8
4.4 DRAMの供給 4-10
4.5 DRAM需要 4-11
4.6 DRAMの売上高 4-13
4.7 NANDの供給 4-17
4.8 NAND需給 4-19
4.9 アプリケーション別NANDユニット需要 4-20
4.10 NANDの売上高 4-21
4-11 ストレージ向けHDDとSSDの比較 4-26
4-12 ファウンドリー市場予測 4-32
4-13 ファウンドリー生産能力の比較 4-35
5.1 MCMメーカー 5-10
6.1 3次元マスメモリ体積の他技術とTIの3D技術との比較(単位:Cm3/Gbit) 6-7
6.2 3次元マスメモリ重量、他技術とTIの3D技術との比較(単位:グラム3/Gビット) 6-8
7.1 半導体売上高予測 7-20
7.2 世界のICパッケージ市場予測 7-23
7.3 世界の先端パッケージ市場 7-29
7.4 TSMCのCoWoS収益分析 7-49
7.5 HBM TAM需要 2023-2026 7-56

図表一覧

1.1 MCM-D の概略断面図 1-3
1.2 RFおよびマイクロ波MCM-D構造の断面図 1-5
1.3 MCM-SL/D技術の平坦化コア層上の薄膜層 1-8
1.4 フリップチップMCP 1-11
1.5 SIP断面 1-14
3.1 ICパッケージングの動向 3-6
3.2 HDPタイプのテクノロジーツリー 3-7
3.3 パッケージタイプによるフォームファクターの減少 3-8
3.4 ウェハレベルパッケージングプロセスライン 3-60
3.5 TSMCのInFO 3-63
3.6 SLIMとSWIFTパッケージの定義 3-65
4.1 エンドマーケット別世界半導体予測 4-6
4.2 ダイシュリンク別DRAMロードマップ 4-15
4.3 3D NANDのダイレイヤー別ロードマップ 4-22
4.4 HDDとSSDの出荷台数予測 4-28
4.5 HDDとSSDのASP 4-29
4.6 HDDとSSDのゼタバイト 4-30
4.7 純粋ファウンドリー市場シェア 4-34
6.1 DRAM密度の3次元化技術 6-2
6.2 3次元シリコン貫通電極(TSV) 6-5
6.3 MCMと3D技術のシリコン効率のグラフ図 6-9
6.4 3Dパッケージング技術と他のパッケージング技術とのシリコン効率比較
従来技術とのシリコン効率比較 6-10
6.5 3Dパッケージ 6-12
6.6 Via First、Middle、Last プロセスフロー 6-18
6.7 ビアファーストTSVプロセスフロー 6-21
6.8 TSVの成長を促進する新しいアプリケーション 6-39
6.9 TSVアプリケーションとプロセス要件の予測 6-41
6-10 DRAMの3D技術 6-43
6.11 アクティブ素子密度のムーアの法則 6-48
7.1 様々なシステム・イン・パッケージ(SiP)アプリケーション 7-4
7.2 SiPの構造 7-7
7.3 ワイヤーボンドとフリップチップの比較 7-15
7.4 フリップチップとワイヤーボンディング装置の見通し 7-16
7.5 銅ワイヤーボンディングの成長 7-18
7.6 半導体の出荷台数 7-21
7.7 デバイス別WLP需要 7-31
7.8 デバイス出荷台数予測 FIWLP vs FOWLP 7-32
7.9 ウェーハ別WLP需要 7-33
7.10 3次元TSVアプリケーションとプロセス要件の予測 7-36
7.11 3次元TSVユニットの市場予測 7-37
7.12 3次元TSVウェーハの市場予測 7-38
7.13 TSMCのCoWoSアドバンスト・パッケージ 7-44
7.14 TSMCのCoWoSアドバンスト・パッケージの売上高 7-47
7.15 SK hynix HBM3パッケージ 7-53

 

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Summary

This report examines and projects the technologies involved, their likely developments, what problems and choices are facing users, and where the opportunities and pitfalls are. The worldwide markets for MCMs, MCPs, SiP, and 3D TSV packages are analyzed and projected.



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Table of Contents

Chapter 1 Introduction 1-1


Chapter 2 Executive Summary 2-1


2.1 Summary of Technology Issues 2-1
2.2 Summary of Market Forecasts 2-7


Chapter 3 Technology Issues and Trends 3-1


3.1 Overview of HDP Technology 3-1
3.1.1 Need for Multiple IC Integration 3-1
3.1.2 Challenges of Multiple IC Integration 3-9
3.1.3 Technical Constraints of Integration 3-10
3.1.4 Economic Benefits of HDP 3-12
3.1.5 Technology Issues 3-16
3.2 2D Packages 3-18
3.2.1 MCMs 3-18
3.2.1.1 Substrates 3-22
3.2.1.2 Thermal Management 3-30
3.2.1.3 Design 3-32
3.2.1.4 Known Good Die 3-36
3.2.2 System In Package (SiP) 3-37
3.2.2.1 SiP Challenges 3-40
3.2.2.2 Cost 3-43
3.2.2.3 SiP Design 3-46
3.2.2.4 SoC Versus SiP 3-47
3.2.3 Multichip Package (MCP) 3-49
3.2.4 Package-On-Package (PoP) 3-51
3.3 2.5D and 3D Packages 3-56
3.3.1 Conventional Wafer Fan-Out Technologies 3-58
3.3.2 Silicon Interposers 3-66
3.3.3 3D-IC Stacks 3-67


Chapter 4 Applications 4-1


4.1 Semiconductor Industry by End Market 4-1
4.2 Memory 4-9
4.2.1 DRAM 4-9
4.2.2 NAND 4-16
4.2.3 China Memory 4-23
4.2.4 HDD vs SSD 4-25
4.3 Foundry Sector 4-31


Chapter 5 Competitive Environment 5-1


5.1 HDP Manufacturers 5-1


Chapter 6 3-D-TSV Technology 6-1


6.1 Driving Forces In 3D-TSV 6-1
6.2 3-D Package Varieties 6-11
6.3 TSV Processes 6-17
6.4 Critical Processing Technologies 6-19
6.4.1 Plasma Etch Technology 6-23
6.4.2 Cu Plating 6-27
6.4.3 Thin Wafer Bonding 6-28
6.4.4 Wafer Thinning/CMP 6-32
6.4.5 Lithography 6-33
6.5 Applications 6-38
6.6 Limitations Of 3-D Packaging Technology 6-44
6.6.1 Thermal Management 6-44
6.6.2 Cost 6-46
6.6.3 Design Complexity 6-47
6.6.4 Time To Delivery 6-52
6.7 Company Profiles 6-53


Chapter 7 Market Forecast 7-1


7.1 Overview of Advanced Packages 7-1
7.2 Driving Forces 7-2
7.3 System-in-Package (SiP) 7-3
7.4 Flip Chip/Wafer Level Packaging 7-10
7.5 Worldwide IC Market Forecast 7-19
7.6 Worldwide Packaging Market Forecast 7-22
7.7 Worldwide Advanced Package Forecast 7-24
7.7.1 Worldwide 3-D Through Silicon Via (TSV) Market 7-34
7.7.1.1 TSMC CoWoS 7-42
7.7.1.2 Intel Foveros 7-48
7.7.1.3 HBM (High Bandwidth Memory) Packages 7-51
7.7.1.4 Chiplets 7-57

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List of Tables/Graphs

List of Tables

3.1 Multichip Modules Vs. Circuit Board Assemblies 3-13
3.2 MCM Cost Comparison 3-15
3.3 Materials Challenge For Packaging 3-17
3.4 Substrate Technology Features 3-25
3.5 Comparison of SoC and SiP Architectures 3-48
3.6 Comparison of CSP and PoP Architectures 3-52
4.1 Global Semiconductor Forecast By End Market 4-5
4.2 Global Semiconductor Revenue Forecast By Device Type 4-7
4.3 Global Semiconductor Unit Forecast By Device Type 4-8
4.4 DRAM Supply 4-10
4.5 DRAM Demand 4-11
4.6 DRAM Revenues 4-13
4.7 NAND Supply 4-17
4.8 NAND Supply-Demand 4-19
4.9 NAND Unit Demand By Application 4-20
4.10 NAND Revenues 4-21
4-11 Comparison Of HDD and SSD For Storage 4-26
4-12 Foundry Market Forecast 4-32
4-13 Comparison Of Foundry Capacities 4-35
5.1 MCM Manufacturers 5-10
6.1 3-D Mass Memory Volume Comparison Between Other Technologies and TI’s 3D Technology In Cm3/Gbit 6-7
6.2 3-D Mass Memory Weight Comparison Between Other Technologies and TI’s 3D Technology In Grams3/Gbit 6-8
7.1 Semiconductor Forecast by Revenues 7-20
7.2 Worldwide IC Package Market Forecast 7-23
7.3 Worldwide Advanced Package Market 7-29
7.4 TSMC’S CoWoS Revenue Analysis 7-49
7.5 HBM TAM Demand 2023-2026 7-56

List of Figures

1.1 Schematic Cross-Section View Of An MCM-D 1-3
1.2 Cross-Section Of The RF And Microwave MCM-D Structure 1-5
1.3 Thin Film Layers On The Planarized Core Layer Of MCM-SL/D Technology 1-8
1.4 Flip Chip MCP 1-11
1.5 SIP Cross Section 1-14
3.1 IC Packaging Trends 3-6
3.2 Technology Tree For HDP Types 3-7
3.3 Form Factor Decrease By Package Type 3-8
3.4 Wafer Level Packaging Processing Line 3-60
3.5 TSMC’s InFO 3-63
3.6 SLIM and SWIFT Package Definition 3-65
4.1 Global Semiconductor Forecast By End Market 4-6
4.2 DRAM Roadmap By Die Shrink 4-15
4.3 3D NAND Roadmap By Die Layers 4-22
4.4 HDD and SSD Shipments Forecast 4-28
4.5 HDD and SSD ASP 4-29
4.6 HDD and SSD Zetabytes 4-30
4.7 Pure-Play Foundry Market Shares 4-34
6.1 3-D Technology On DRAM Density 6-2
6.2 3-D Through-Silicon Via (TSV) 6-5
6.3 Graphical Illustration Of The Silicon Efficiency Between MCMs And 3D Technology 6-9
6.4 Silicon Efficiency Comparison Between 3D Packaging
Technology And Other Conventional Packaging Technologies 6-10
6.5 3D Packages 6-12
6.6 Via First, Middle, And Last Process Flows 6-18
6.7 Via First TSV Process Flow 6-21
6.8 New Applications Driving TSV Growth 6-39
6.9 Projection Of TSV Applications And Process Requirements 6-41
6-10 3-D Technology For DRAM 6-43
6.11 Moore's Law For Active Element Density 6-48
7.1 Various System-In-Package (SiP) Applications 7-4
7.2 SiP Structures 7-7
7.3 Wire Bond Versus Flip Chip 7-15
7.4 Flip Chip And Wire Bond Equipment Forecast 7-16
7.5 Growth In Copper Wire Bonding 7-18
7.6 UNIT SHIPMENTS OF SEMICONDUCTORS 7-21
7.7 WLP Demand By Devices 7-31
7.8 Device Shipment Forecast FIWLP vs FOWLP 7-32
7.9 WLP Demand By Wafers 7-33
7.10 Projection of 3-D TSV Applications And Process Requirement 7-36
7.11 Market Forecast of 3-D TSV Units 7-37
7.12 Market Forecast of 3-D TSV Wafers 7-38
7.13 TSMC’s CoWoS Advanced Package 7-44
7.14 TSMC’s CoWoS Advanced Package Revenues 7-47
7.15 SK hynix HBM3 Package 7-53

 

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