コパッケージド・オプティクス（CPO）は、ここ数十年間で光インターコネクトに対する最も根本的な再考を表しており、光エンジンをスイッチのフェースプレートから、スイッチやアクセラレータのシリコンのすぐ隣の位置へと移動させるものです。 高速電気経路をセンチメートル単位からミリメートル単位へと短縮することで、CPOは「相互接続の壁」を克服します。この「相互接続の壁」とは、スイッチではおよそ2年ごとに2倍になり、モデルパラメータではさらに急速に増加するAIの帯域幅需要と、レーンあたりの光速度（約4年ごとに2倍になる程度）との間に広がるギャップを指します。 この技術は、プラグイン式トランシーバーに比べて電力効率が大幅に改善され、レイテンシも大幅に低減されるため、AIデータセンターが抱える電力、密度、およびビットあたりのコストという制約に対処します。

 

市場は、スケールアウト型 CPO（ネットワークスイッチの光エンジン）とスケールアップ型 CPO（GPU および AI アクセラレータの光 I/O）に分かれており、この 10 年の終わり頃にはスケールアップ型がスケールアウト型を追い抜き、その後は主要なセグメントとなる見込みです。 採用は、プラグイン式モジュールが物理的および経済的な限界に達している最高帯域幅のネットワークスイッチから始まり、次世代GPUプラットフォームの普及に伴い、AIアクセラレータの光I/Oへと拡大していく。

 

最近の動向は決定的なものとなっている。NVIDIAは、Coherent社およびLumentum社への大規模な戦略的投資を通じてレーザーのサプライチェーンへの参入を確約し、Quantum-XおよびSpectrum-X Photonics CPOスイッチの量産化へと移行した。 TSMCはCOUPEロードマップを固めた。これは2026年に量産開始予定の200 Gbpsマイクロリング変調器であり、2030年までに4 Tbps/mmの帯域幅密度を目標としている。一方、GlobalFoundriesはOCI-MSAに準拠したSCALEプラットフォームを発表し、8λおよび16λの実証に成功した。 Ayar LabsはシリーズEの資金調達を経てNVIDIAのNVLink Fusionエコシステムに参画し、MarvellはCelestial AIの買収を完了し、FabrinetはRaytek Semiconductorに出資した。OCI-MSA（AMD、Broadcom、Meta、Microsoft、NVIDIA、OpenAI）が、事実上のスケールアップ用相互接続規格として台頭した。

 

この勢いに対抗するかのように、NVIDIAのCPOの大規模生産は、システムエンジニアリング上の理由（保守性、信頼性、製造・テスト歩留まり）により、2028年から2029年へと延期される可能性がある。これにより、ニアパッケージ光学（NPO）が現実的な中間手段として注目を集め、光関連銘柄全体で急激な売り圧力が生じた。 年間生産台数を約100万台から数千万台へと拡大するための試験および製造のスケールアップが、現在、最大の制約要因と見なされており、自動化された電気・光のデュアルドメイン試験セルと標準化された光コネクタが求められている。 CPOの方向性は定まったというのがコンセンサスであり、その採用ペースが中心的な変数となっている。これは、歩留まりの成熟度、実環境での信頼性、そしてハイパースケーラーによる認定が、スケールアップおよびスケールアウトネットワーク全体での量産展開へと転換する速度によって左右される。

 

『2027-2037年 グローバル・コパッケージド・オプティクス市場』は、AIデータセンター、ハイパースケール、およびハイパフォーマンス・コンピューティング（HPC）アプリケーションにおけるコパッケージド・オプティクスに関する包括的な市場および技術評価です。 銅線やプラグイン式光モジュールが物理的および経済的な根本的な限界に達する中、CPOはスケールアップおよびスケールアウト型AIネットワークの基盤となる相互接続技術として台頭しています。本レポートは、この移行を乗り切るために必要なデータ、技術分析、および競合情報を提供します。

 

本レポートでは、2026年から2037年までの市場を、用途別（スイッチ用CPOおよびXPU用光I/O）、スイッチ帯域幅世代別（51.2T、102.4T、 204.8T+）、集積技術（2D、2.5Dシリコン／有機／ガラス、3Dマイクロバンプおよびハイブリッドボンディング）、コンポーネント、および地域（北米、アジア太平洋、欧州、その他の地域）ごとに市場を分析しています。 本レポートには、確率評価を伴う強気・中立・弱気の各シナリオ、出荷台数および価格の推移、プラグイン型デバイスとのコストパリティ分析、総所有コスト（TCO）のモデリングが含まれています。

 

技術面では、本レポートはフォトニック集積回路およびシリコンフォトニクス、光エンジンアーキテクチャ、遅延・消費電力・データレートにおけるCPOの利点、レーンあたり200Gへの移行、変調器材料（シリコンマイクロリング、TFLN、BTO、リン化インジウム）、 波長分割多重（WDM）および「ビーチフロント」と呼ばれるファイバー本数制約；チャネル数のスケーリング；エンドツーエンドの光リンク予算；先進パッケージング（シリコン、有機、ガラスインターポーザー、TSV、ハイブリッドボンディング）； EIC/PIC統合；レーザー光源および外部レーザーアーキテクチャ；ファイバーアレイユニットおよび着脱式コネクタ；規格（OIF、OCI-MSA、UCIe、XPO、Open CPX）；ならびにCPOのテストおよび製造スケールアップ。 また、最近の業界再編やNVIDIAのサプライチェーンへの投資を含め、産業エコシステム全体とサプライチェーンについても分析している。

 

レポートの内容は以下の通りです： 

 

1              概要    37      1.1      レポートの概要と主な調査結果    37    1.2      2026年の主な動向    38    1.3      市場の定義と範囲    39    1.3.1      コパッケージド・オプティクス（CPO）の定義    39    1.3.2      本レポートの範囲    39    1.4      市場の主な推進要因と抑制要因    39    1.5      最新の高性能 AI データセンターアーキテクチャ    41    1.5.1      物理インフラの階層構造    41    1.5.2      ネットワークアーキテクチャ    41    1.5.3      電力および冷却に関する考慮事項    42    1.6      スイッチ：現代のデータセンターにおける主要コンポーネント    42    1.6.1      スイッチアーキテクチャの進化    43    1.6.2      スイッチ ASIC テクノロジー    43    1.6.3      光トランシーバーの要件    44    1.7      スイッチ IC 帯域幅の進歩と CPO テクノロジーの必要性    44    1.7.1      帯域幅の歴史的スケーリング    45    1.7.2      SerDes 技術の進化    45    1.7.3      電気信号の限界    45    1.7.4      フロントパネルの密度に関する制約    45    1.7.5      消費電力の推移    46    1.7.6      相互接続の壁    46    1.8      データセンターアーキテクチャにおける主要な課題の概要    46    1.8.1      熱管理    47    1.8.2      電力供給    47    1.8.3      ケーブル管理    47    1.8.4      信頼性と保守性    47    1.8.5      規格と相互運用性    47    1.9      ハイエンドデータセンターにおける光トランシーバーの主なトレンド    48    1.9.1      歴史的変遷    48    1.9.2      技術移行パス    48    1.10      設計上の決定：CPO 対 プラグイン型    51    1.10.1      性能比較    51    1.10.2      運用比較    51    1.10.3      経済性比較    52    1.11      光学エンジン（OE）とは？    52    1.11.1      機能の説明    52    1.11.2      光学エンジンの構成要素    52    1.11.3      性能パラメータ    53    1.12      異種統合とコパッケージド・オプティクス    53    1.12.1      異種統合の必要性    54    1.12.2      CPO の統合アプローチ    54    1.12.3      異種集積における TSMC の役割    55    1.15      半導体パッケージングにおける相互接続技術の概要    55    1.15.1      ワイヤボンディング    56    1.15.2      フリップチップバンピング    56    1.15.3      マイクロバンピング    56    1.15.4      シリコン貫通ビア (TSV)    56    1.15.5      ハイブリッドボンディング    57    1.15.6      リディストリビューション層 (RDL)    57    1.16      主な CPO アプリケーション：ネットワークスイッチおよびコンピューティング用光 I/O    57    1.16.1      スケールアウト型ネットワークスイッチング    57    1.16.2      スケール-Up コンピューティング 光I/O    58    1.17      先進的な相互接続技術による EIC/PIC 統合    59    1.17.1      統合要件    59    1.18      2D から 3D への EIC/PIC 統合の選択肢    60    1.18.1      2D 統合アーキテクチャ    60    1.18.2      2.5D 統合アーキテクチャ    61    1.18.3      3D 統合アーキテクチャ    62    1.19      EIC/PIC 向け各種パッケージング技術のベンチマーク    66    1.20      IC を用いた 3D 光学エンジンのパッケージング例    67    1.20.1      構成 1: マイクロバンプを用いた EIC-on-PIC    67    1.20.2      構成 2: スルーシリコンビアを用いた PIC-on-EIC    67    1.20.3      構成 3: ハイブリッドボンディングを採用した 3D SoIC    67    1.21      CPO + XPU/スイッチ ASIC パッケージ構造の種類    68    1.21.1      タイプ I: パッケージ周辺部の光学エンジン    68    1.21.2      タイプ II：インターポーザー上で ASIC と共配置された光学エンジン    68    1.21.3      タイプ III：3D 積層型光学エンジン    69    1.22      CPO 技術の課題と将来の可能性    70    1.22.1      技術的課題    70    1.22.2      商業的課題    70    1.22.2.1      将来の可能性    70    1.23      NVIDIA 対 Broadcom： AIインフラとCPOにおける戦略的比較    71    1.23.1      NVIDIAのCPO戦略：垂直統合    71    1.23.2      BroadcomのCPO戦略： オープン・エコシステム    72    1.23.3      競争の動向    72    1.23.4      CPO製品ベンチマーク：NVIDIA対Broadcom    73    1.23.5      NVIDIAとBroadcom： 分岐するCPOエコシステム    74    1.24      現在のAIシステムアーキテクチャ    74    1.24.1      NVIDIA DGX/HGXアーキテクチャ    74    1.25      将来のAIアーキテクチャ    75    1.26      コパッケージド・オプティクス市場マップ    75    1.27      市場予測    76    1.27.1      サーバーボード、CPU、および GPU/アクセラレータ    76    1.27.2      AI 相互接続用光 I/O CPO 予測 （出荷台数）    76    1.27.3      AI インターコネクト向け光 I/O の CPO 予測（収益／市場規模）    77    1.27.4      AI アクセラレータ向け CPO ネットワークスイッチの予測 （出荷台数）    78    1.27.5      AIアクセラレータ向けCPOネットワークスイッチの予測（市場規模および収益）    78    1.27.6      CPO市場全体の概要    79    1.27.7      異なるEIC/PIC統合技術別のCPO市場全体（出荷台数）    80    1.27.8      パッケージング技術別のネットワークスイッチのシステム統合    80    1.27.9      パッケージング技術別の光I/Oのシステム統合予測    81    1.28      コパッケージド・オプティクス（CPO）の産業エコシステム    82    1.28.1      PIC 設計セグメント    82    1.28.2      ASIC および xPU 設計セグメント    82    1.28.3      レーザー光源セグメント    84    1.28.4      SOI ウェーハおよびエピウェーハセグメント    84    1.28.5      EIC、 リタイマー、SerDes、およびPHYセグメント    85    1.28.6      コネクタおよびファイバーセグメント    86    1.28.7      ファウンドリセグメント    86    1.28.8      パッケージング、 組み立て、およびテスト部門    87    1.28.9      システムおよび機器部門    88    1.28.10      エンドカスタマー（ハイパースケーラー）部門    88    1.28.11      エコシステムの相互依存関係と戦略的意味合い    89      2              将来の AI システムが直面する課題と解決策    92      2.1      大規模言語モデル（LLM）の台頭と課題    92    2.1.1      AIおよび生成AIの爆発的な成長    92    2.1.1.1      歴史的背景と加速    92    2.1.1.2      計算需要の拡大    92    2.1.1.3      生成型 AI 市場の拡大    92    2.1.2      現代の高性能 AI データセンターの要件    94    2.1.2.1      演算密度の要件    94    2.1.2.2      ネットワークトポロジの要件    94    2.1.2.3      可用性および信頼性の要件    94    2.1.3      NVIDIA の最先端 AI システム    95    2.1.3.1      DGX H100 および HGX H100    95    2.1.4      スイッチ：現代のデータセンターにおける主要コンポーネント    97    2.1.4.1      AI データセンターにおけるスイッチの階層構造    97    2.2      スケールアップ、スケールアウト、およびスケールアクロスネットワーク    98    2.2.1      スケールアップネットワーク： GPU間相互接続    98    2.2.1.1      NVIDIA NVLinkの実装    98    2.2.1.2      スケールアップにおけるCPOの価値提案    99    2.2.2      スケールアウトネットワーク： ラック間通信    100    2.2.2.1      イーサネットベースのスケールアウト    100    2.2.2.2      AI向けInfiniBand    100    2.2.2.3      スケールアウトにおけるCPOの価値提案    100    2.2.3      スケールアップ、スケールアウト、およびスケールアクロスの比較    101    2.3      ハイエンドデータセンターにおけるネットワークスイッチ相互接続の課題    102    2.3.1      ハイエンドデータセンターにおけるネットワークスイッチの相互接続技術のロードマップ    102    2.3.1.1      技術の世代    102    2.3.2      高帯域幅システムにおける SerDes のボトルネック    104    2.3.2.1      SerDes の機能    104    2.3.2.2      チャネル損失の課題    104    2.3.3      高帯域幅システムにおける SerDes のボトルネックに対する解決策    105    2.3.3.1      リニア駆動電子機器    105    2.3.3.2      ニア-パッケージ型光モジュール    105    2.3.3.3      同梱型光モジュール    105    2.3.4      プラグイン型光モジュール：現在のボトルネックと制限    106    2.3.4.1      フォームファクタの制約    106    2.3.4.2      電気的インターフェースの制約    106    2.3.4.3      熱管理上の課題    106    2.3.4.4      保守性のトレードオフ    106    2.3.5      オンボード光学系 (OBO)    107    2.3.6      共封装光学部品（CPO）    108    2.3.6.1      CPO アーキテクチャ    108    2.3.6.2      主要基盤技術    108    2.3.6.3      性能上の利点    109    2.3.6.4      実装上の課題    109    2.3.7      プラグイン式光トランシーバー接続における伝送損失    110    2.3.7.1      総経路損失    110    2.3.8      プラグイン式光モジュールと CPO の比較    111    2.3.9      プラグイン型と比較した CPO の設計上の決定事項    112    2.3.10      スイッチ IC の帯域幅の進歩と CPO 技術の必要性    112    2.3.10.1      帯域幅のスケーリングの推移    112    2.3.10.2      大規模展開における物理的制約    113    2.3.11      L2 フロントサイド・ネットワーク・アーキテクチャ図：CPO 対 非 CPO    113    2.4      ハイエンド・データセンターにおけるコンピュート・スイッチ相互接続（光 I/O）の課題    115    2.4.1      現在の AI システムの相互接続における銅線の本数    115    2.4.1.1      NVLink の銅ケーブル本数    115    2.4.1.2      SuperPOD のケーブルの複雑さ    115    2.4.2      AI における現在の銅線システムの限界    116    2.4.3      NVIDIA の接続性の選択肢：高帯域幅システムにおける銅線対光ファイバー    118    2.4.3.1      現行世代：銅線中心    118    2.4.3.2      移行期：ハイブリッド・アプローチ    118    2.4.3.3      次世代：光ファースト    118    2.4.3.4      戦略的意味合い    118    2.4.4      高帯域幅システムにおける銅線と光ファイバーの比較： ベンチマーク    118    2.4.5      ハイエンドAIシステムにおける銅線から光インターコネクトへの移行    119    2.4.6      現在の AI システムアーキテクチャ    120    2.4.7      銅配線システムを用いた L1 バックサイド・コンピュート・アーキテクチャ    121    2.4.8      光インターコネクトを用いた L1 バックサイド・コンピュート・アーキテクチャ： コ・パッケージド・オプティクス（CPO）    122    2.4.9      銅配線から光インターコネクトへの切り替えの機会    122    2.5      ハイエンドデータセンターにおける将来のAIシステム    123    2.5.1      電力効率の比較： CPO 対 プラグイン式光モジュール 対 銅線相互接続    123    2.5.1.1      消費電力の内訳    123    2.5.2      60cm データ伝送技術のレイテンシベンチマーク    125    2.5.3      将来の AI アーキテクチャ （短期～中期）    125    2.5.4      将来の AI アーキテクチャ（長期）    127      3              コパッケージド・オプティクス（CPO）の概要    130      3.1      フォトニック集積回路（PIC）の主要概念    130    3.1.1      フォトニック集積回路（PIC）とは？    130    3.1.1.1      基本的な定義    130    3.1.1.2      材料プラットフォーム    130    3.1.1.3      統合レベル    131    3.1.2      PIC とシリコンフォトニクス：その違いは？    132    3.1.2.1      シリコンフォトニクス：具体的な実装    132    3.1.2.2      シリコンフォトニクスが CPO を支配する理由    133    3.1.3      PIC アーキテクチャ    134    3.1.3.1      送信パスアーキテクチャ    134    3.1.3.2      受信パスアーキテクチャ    134    3.1.3.3      サポート機能    135    3.1.4      PIC の利点と課題    135    3.2      光エンジン (OE)    136    3.2.1      光エンジンとは？    136    3.2.1.1      光エンジンの構成    137    3.2.1.2      光エンジンとプラグイン可能なトランシーバーの比較    137    3.2.2      光エンジンの仕組み    138    3.2.2.1      送信パスの動作    138    3.2.2.2      受信パスの動作    138    3.2.2.3      重要な性能パラメータ    138    3.2.3      光パワーサプライ    139    3.2.3.1      なぜ外部レーザー光源なのか？    139    3.2.3.2      外部レーザー光源のアーキテクチャ    139    3.2.3.3      光パワーの供給    140    3.3      共パッケージ化された光学系    140    3.3.1      コパッケージド・オプティクス（CPO）における 3 つの重要な概念    140    3.3.1.1      概念 1：近接統合    140    3.3.1.2      概念 2：機能分割    140    3.3.1.3      概念 3： 一貫性のあるエコシステムの開発    141    3.3.2      CPO の主要な技術構成要素    142    3.3.2.1      シリコンフォトニクス PIC    142    3.3.2.2      電子 IC (EIC)    142    3.3.2.3      EIC-PIC 統合    142    3.3.2.4      ファイバーアレイユニット (FAU)    142    3.3.2.5      外部レーザー光源    142    3.3.2.6      先進パッケージングプラットフォーム    143    3.3.3      CPO の利点：レイテンシの低減    145    3.3.3.1      光インターコネクトにおけるレイテンシの原因    145    3.3.3.2      CPO のレイテンシにおける利点    145    3.3.4      CPO の利点： 消費電力の削減    146    3.3.4.1      消費電力の内訳    146    3.3.4.2      CPOの消費電力が少ない理由    146    3.3.5      CPOのメリット： データレートの向上    147    3.3.5.1      プラグインによるスケーリングの制限    147    3.3.5.2      CPO スケーリングの利点    147    3.3.5.3      データレートスケーリングのロードマップ    147    3.3.5.4      1レーンあたり200Gへの移行とシリコンフォトニクス    148    3.3.5.5      変調器技術のロードマップと新素材    148    3.3.5.6      データレートの向上によって推進されるCPOの技術動向    148    3.3.5.7      波長分割多重（WDM）の適用性    150    3.3.5.8      ファイバー本数の物理的限界：ビーチフロント（海岸線）の制約    151    3.3.5.9      WDMチャネル数の増加：技術的課題    151    3.3.5.10      エンドツーエンドの光リンクバジェット    152    3.3.6      CPOの価値提案の概要    153    3.3.6.1      ハイパースケールデータセンター事業者にとっての価値    153    3.3.6.2      ネットワーク機器ベンダーにとっての価値    153    3.3.6.3      テクノロジーエコシステムにとっての価値    153    3.3.7      CPOにおける今後の課題    154    3.3.7.1      製造および歩留まりの課題    154    3.3.7.2      熱管理の課題    154    3.3.7.3      保守性と信頼性の課題    154    3.3.7.4      エコシステムと標準化の課題    154    3.3.7.5      コストの課題    155    3.3.7.6      試験および製造のスケールアップ    155    3.4      CPO 標準    156    3.4.1      OIF コパッケージング・フレームワーク    156    3.4.2      OCI-MSA (Optical Compute Interconnect Multi-Source Agreement)    157    3.4.3      1.6T および 3.2T CPO モジュールに関する OIF 規格    157    3.4.4      外部レーザー・スモール・フォーム・プラガブル（ELSFP）実装契約    158    3.4.5      テレメトリおよび管理    158    3.4.6      OIFのCEI-112G XSR / XSR+ PAM4    159    3.4.7      UCIe 規格と CPO との関係    160    3.4.8      中国における CPO 標準化プロセス    160    3.4.9      XPO および Open CPX イニシアチブ    161    3.4.10      中間的な道筋としてのニアパッケージ・オプティクス (NPO)    162      4              コパッケージド・オプティクス (CPO) 向けパッケージング    163      4.1      CPO パッケージングの概要    163    4.1.1      光トランシーバーにパッケージングされる主要コンポーネント    163    4.1.1.1      フォトニック集積回路 (PIC)    163    4.1.1.2      電子集積回路 (EIC)    163    4.1.1.3      レーザー光源インターフェース    163    4.1.1.4      ファイバーアレイユニット (FAU)    164    4.1.1.5      ホスト ASIC インターフェース    164    4.1.2      異種統合およびコパッケージドフォトニクス    164    4.1.2.1      CPO に異種統合が採用される理由    165    4.1.2.2      CPO における異種統合のアプローチ    165    4.1.2.3      CPO の統合階層    165    4.1.3      ネットワークスイッチ向けの CPO： パッケージングの概念    165    4.1.3.1      CPO を採用したスイッチアーキテクチャ    165    4.1.3.2      パッケージ構成オプション    166    4.1.3.3      スイッチ CPO のパッケージング要件    166    4.1.4      ネットワークスイッチ向け 1.6 Tbps コパッケージ型オプティクス    167    4.1.4.1      統合アプローチ    167    4.1.5      XPU の光 I/O としての CPO：パッケージングのコンセプト    168    4.1.5.1      スケールアップ・インターコネクトの課題    168    4.1.5.2      XPU-CPO パッケージングのコンセプト    168    4.1.5.3      実装アプローチ    168    4.1.5.4      XPU 光 I/O に対する NVIDIA のアプローチ    172    4.1.5.5      XPU 光 I/O がパッケージングに与える影響    172    4.1.5.6      システムアーキテクチャの進化    172    4.1.6      コンピューティング・シリコン向け CPO 統合    173    4.1.6.1      システム構成    173    4.1.6.2      統合アーキテクチャ    174    4.1.6.3      熱パーティショニング    174    4.1.6.4      対応アーキテクチャ    174    4.1.7      CPO パッケージング技術の概要    174    4.2      2.5D および 3D 先進半導体パッケージング技術の概要と開発ロードマップ    177    4.2.1      半導体パッケージングの進化ロードマップ    177    4.2.2      半導体パッケージングの概要    178    4.2.3      先進半導体パッケージング性能の主要指標    181    4.2.4      半導体パッケージングにおける相互接続技術の概要    185    4.2.5      2.5D パッケージ構造の概要    188    4.2.6      2.5D パッケージの構成要素    188    4.2.7      CPO のメリット    188    4.2.8      CPO の課題    188    4.3      2.5D シリコンベースのパッケージング技術    189    4.3.1      シリコンを相互接続として用いる 2.5D パッケージング    189    4.3.2      シリコン・インターポーザー技術    189    4.3.3      シリコン・ブリッジ技術    189    4.3.4      CPO がもたらす影響    190    4.3.5      シリコン貫通ビア (TSV)：現状と将来    194    4.3.5.1      TSV 製造プロセス    194    4.3.5.2      TSV 技術の世代    195    4.3.5.3      CPO における TSV の課題    195    4.3.5.4      将来のTSVの開発    196    4.3.6      2.5Dシリコンベースのパッケージングの開発動向    198    4.3.6.1      インターポーザーのサイズ縮小    198    4.3.6.2      配線密度の向上    198    4.3.6.3      コスト削減の取り組み    198    4.3.6.4      高度な機能との統合    198    4.3.7      シリコン・インターポーザー対シリコン・ブリッジのベンチマーク    202    4.3.7.1      CPO への影響    203    4.4      2.5D 有機ベースのパッケージング技術    204    4.4.1      2.5D パッケージング：高密度ファンアウト (FO) パッケージング    204    4.4.1.1      ファンアウト技術の概念    204    4.4.1.2      高密度ファンアウトのバリエーション    204    4.4.1.3      CPO の利点    204    4.4.1.4      CPO の課題    204    4.4.2      再分配層（RDL）    205    4.4.2.1      RDL 製造プロセス    205    4.4.2.2      CPO における RDL 設計上の考慮事項    205    4.4.3      電子相互接続： SiO2 対 有機誘電体    206    4.4.4      パネルレベル・ファブアウト    208    4.4.4.1      パネルレベル処理    208    4.4.4.2      CPO における利点    208    4.4.4.3      CPO の課題    208    4.4.5      ウェーハレベル・ファンアウト    209    4.4.5.1      ウェーハレベル処理    209    4.4.5.2      WLFO の利点    209    4.4.5.3      WLFO の課題    210    4.4.6      ウェハーレベル・ファンアウトとパネルレベル・ファンアウトの比較    210    4.4.6.1      CPO の選定基準    211    4.4.7      ファンアウト・パッケージングの主な動向    211    4.4.8      将来のファンアウト・プロセスにおける課題    213    4.4.8.1      ダイシフトと配置精度    213    4.4.8.2      反り制御    213    4.4.8.3      歩留まりとコスト    213    4.4.8.4      高周波性能    214    4.5      2.5D ガラスベースのパッケージング技術    216    4.5.1      半導体パッケージングにおけるガラスの役割    216    4.5.1.1      パッケージングに関連するガラスの特性    216    4.5.1.2      パッケージングにおける用途    217    4.5.1.3      先進的な半導体パッケージング用インターポーザーとしてのガラスコア    218    4.5.2      ガラスによるシリコンインターポーザーの限界の克服    220    4.5.2.1      サイズの制限    220    4.5.2.2      光学的不透明度    220    4.5.2.3      誘電損失    220    4.5.2.4      コスト構造    220    4.5.2.5      シリコンのその他の利点    220    4.5.3      ガラス対成形コンパウンド    221    4.5.3.1      CPO への影響    222    4.5.4      ガラスコア（インターポーザー）パッケージ： プロセスフロー    222    4.5.5      ガラスパッケージングの課題    224    4.5.5.1      取り扱いと破損    224    4.5.5.2      ビア形成とメタライゼーション    224    4.5.5.3      熱伝導率    224    4.5.5.4      RDL 接着性    224    4.5.5.5      反り制御    224    4.6      3D 先進半導体パッケージング技術    230    4.6.1      バンプ技術の進化    230    4.6.1.1      はんだバンプ (C4)    230    4.6.1.2      銅ピラーバンプ    230    4.6.1.3      マイクロバンプ    230    4.6.1.4      ハイブリッドボンディング （バンプレス）    230    4.6.2      バンプのスケーリングにおける課題    230    4.6.2.1      機械的な課題    230    4.6.2.2      電気的な課題    231    4.6.2.3      製造上の課題    231    4.6.2.4      CPO への影響    231    4.6.3      先進半導体パッケージング用マイクロバンプ    234    4.6.3.1      マイクロバンプ構造    234    4.6.4      バンプレス Cu-Cu ハイブリッドボンディング    234    4.6.4.1      ハイブリッドボンディングの概念    234    4.6.4.2      プロセスの基礎    234    4.6.4.3      主な特性    234    4.6.4.4      CPO にとっての利点    235    4.6.5      Cu-Cu ハイブリッドボンディングの 3 つの方法：ベンチマーク    235    4.6.5.1      ダイ間 (D2D)    235    4.6.5.2      ダイ・ウェハー間 (D2W)    235    4.6.5.3      ウェーハ間 (W2W)    235    4.6.6      Cu-Cu ハイブリッドボンディング製造プロセスにおける課題    237    4.7      CPO パッケージング： EICおよびPICの統合    241    4.7.1      従来の相互接続技術によるEIC/PICの統合    241    4.7.1.1      ワイヤボンディングによる統合    241    4.7.1.2      フリップチップ統合（2D）    242    4.7.2      新しい相互接続技術による EIC/PIC 統合    244    4.7.2.1      2.5D インターポーザー統合    244    4.7.2.2      3D マイクロバンプ積層    244    4.7.2.3      3D ハイブリッドボンディング    244    4.7.3      2D から 3D への EIC/PIC 統合の選択肢    246    4.7.3.1      技術移行の推進要因    248    4.7.3.2      2D から 3D への統合の進化    249    4.7.4      CPO セグメント別の統合ロードマップ    250    4.7.5      EIC/PIC 向けのさまざまなパッケージング技術のベンチマーク    251    4.7.6      EIC/PIC の 2D 統合の長所と短所    251    4.7.7      EIC/PIC の 2.5D 統合の長所と短所    252    4.7.8      EIC/PIC の 3D ハイブリッド統合の長所と短所    253    4.7.9      EIC/PIC の 3D モノリシック統合の長所と短所PICの3Dモノリシック集積化の長所と短所    254    4.8      EIC/PIC集積化のためのTSV    255    4.8.1      CPOにおけるEIC/PIC集積化のためのTSV    255    4.8.1.1      EIC/PICのためのTSV構成    255    4.8.1.2      設計上の考慮事項    255    4.8.2      PIC/EIC 統合における TSV の利点    256    4.8.3      世代にわたる Cisco の光エンジンパッケージングアーキテクチャ    257    4.8.4      Cisco：2.5D チップ・オン・チップ (CoC) EIC/PIC 統合のためのパッケージングアーキテクチャ    258    4.8.4.1      アーキテクチャの説明    258    4.8.4.2      製造上の考慮事項    258    4.8.5      Cisco：PIC/EIC 統合のための 3D TSV    259    4.8.5.1      アーキテクチャの説明    259    4.8.5.2      TSV 統合のメリット    259    4.8.5.3      製造上の考慮事項    259    4.8.6      CPO における TSV 製造の主なステップと課題    259    4.8.6.1      製造プロセスフロー    260    4.8.7      シリコンフォトニクスのパッケージングオプション    261    4.8.8      EIC/PIC 統合における 2.5D Si インターポーザーの長所と短所    261    4.9      EIC/PIC 統合のためのファンアウト    262    4.9.1      CPO パッケージングに向けた ASE のファンアウトソリューション案    262    4.9.1.1      ASE のファンアウト CPO コンセプト    262    4.9.2      ASE の FOPOP：プロセス    263    4.9.3      CPO における FOPOP とワイヤボンディングパッケージの比較分析    264    4.9.4      シリコンフォトニクスにおける光学パッケージングプロセスの考慮事項 - ASE    265    4.9.5      SPIL のファンアウト・エンベデッド・ブリッジ (FOEB) 構造による CPO における PIC/EIC 統合    266    4.9.6      FOEB 構造における PIC および EIC 統合のプロセスフロー    267    4.9.7      光学エンジンのパッケージングにおけるプロセスの課題    268    4.9.8      EIC/PIC 統合におけるファンアウト利用の課題    268    4.10      ガラスベースの CPO パッケージング技術    269    4.10.1      ガラスベースのコパッケージド・オプティクス    269    4.10.1.1      コーニング社のガラス CPO ビジョン    269    4.10.2      ガラス CPO パッケージのアーキテクチャ    270    4.10.3      ガラスベースの CPO プロセス開発    271    4.10.3.1      コーニング社の 102.4 Tb/s テストビークルの実証    272    4.10.4      ガラスインターポーザー上での EIC/PIC の 3D ヘテロジニアス統合    272    4.10.4.1      アーキテクチャの根拠    272    4.10.4.2      パッケージアーキテクチャ    273    4.10.4.3      プロセスフロー    273    4.10.4.4      代表的なスイッチモジュールの例    274    4.10.4.5      市場の推移    275    4.11      EIC/PIC 統合のためのハイブリッドボンディング    275    4.11.1      TSMC： AI向け統合HPC技術プラットフォーム    275    4.11.2      iOIS: TSMCの統合光相互接続システム    276    4.11.3      3D SoICボンディングによるEICとPICの統合    277    4.11.4      ボンディングピッチの微細化に関するロードマップ    278    4.12      光エンジンとASIC/XPUのシステム統合    279    4.12.1      コパッケージングとコパッケージド・オプティクス（CPO）の比較    279    4.12.2      3種類のCPO + XPU/スイッチASICパッケージ構造    280    4.12.2.1      タイプ 1: 2D/2.5D 周辺機器統合    280    4.12.2.2      タイプ 2: ブリッジ内蔵の 2.5D    280    4.12.2.3      タイプ 3: 3D 積層統合    280    4.13      将来の 3D-CPO 構造    281    4.13.1      将来の 3D-CPO アーキテクチャのビジョン    281    4.13.2      NVIDIAによる、コパッケージ基板上でのSoC、HBM、EIC、およびPICの3D統合    285    4.13.2.1.1      アーキテクチャの概要    285    4.13.2.1.2      統合アプローチ    285    4.13.2.1.3      主な革新点    285    4.14      光学アライメントとレーザー統合    286    4.14.1      CPO の構築方法とボトルネック    286    4.14.2      ファイバーアタッチのボトルネック    286    4.14.3      カプラーと FAU 間のインターフェース    287    4.14.4      グレーティングカプラーとエッジカプラーの比較： シリコンフォトニクスにおける高密度光I/Oの課題    288    4.14.5      シリコンフォトニクスにおける高密度光I/Oの課題    289    4.15      ファイバーアレイユニット（FAU）    290    4.15.1      光アライメントの課題と解決策    290    4.15.2      2つのアライメント手法    291    4.15.3      光ファイバー・パッケージングの複雑さの軽減    292    4.15.4      主要な技術的課題    292    4.15.4.1      シリコン導波路と平面光ファイバー間のサイズの不一致    292    4.15.5      ファイバーの取り付け方法    293    4.15.6      CPO用FAUの主要企業    295    4.15.7      光ファイバー位置合わせ構造のバリエーションに関するベンチマーク    295    4.15.8      CPOにおけるその他の光学部品のサプライヤー    298    4.16      CPOにおけるその他の光学部品のサプライヤー    298    4.17      レーザー統合    303    4.17.1      CPO 用レーザー光源    303    4.17.2      オンチップ光源集積化手法    304    4.17.3      CPO 用外部レーザー    304    4.17.4      レーザー実装技術のベンチマーク    308    4.17.5      さまざまなレーザー集積技術のベンチマーク    309      5              CO-PACKAGED OPTICS 市場分析    311      5.1      CPO市場の定義と範囲    311    5.2      CPO市場の規模と成長予測    311    5.3      スイッチCPO市場の分析    312    5.3.1      市場の概要と推進要因    312    5.3.2      導入スケジュールと普及段階    312    5.3.3      出荷台数の予測と市場規模    312    5.3.4      市場の集中度と地域別分布    313    5.3.5      価格の推移とコストの動向    314    5.4      XPU 光学 I/O 市場の分析    314    5.4.1      市場の推進要因と価値提案    314    5.4.2      導入のタイムラインとプラットフォームの進化    315    5.4.3      出荷台数および収益の予測    315    5.4.4      プラットフォーム別の市場区分    316    5.4.5      技術要件と差別化    316    5.5      CPO の価格設定とコスト分析    317    5.5.1      現在の価格設定の状況    317    5.5.2      コストの推移と削減要因    317    5.5.3      コストパリティのタイムラインと動向    318    5.5.4      価格戦略への影響    319    5.6      地域市場の動向    319    5.6.1      北米    320    5.6.2      アジア太平洋地域    320    5.6.3      ヨーロッパ    321    5.6.4      その他の地域    322    5.7      総潜在市場（TAM）分析    323    5.7.1      主要TAMセグメント    324    5.7.2      サービス提供可能市場（SAM）    324    5.8      コンポーネント別市場予測    325    5.9      技術世代別市場予測    326    5.9.1      光エンジン帯域幅の進化    326    5.9.2      世代別ライフサイクル分析    327    5.10      市場の制約と障壁    328    5.10.1      製造歩留まりとコスト    328    5.10.2      保守性および現場での交換に関する懸念    329    5.10.3      標準の成熟度と相互運用性    329    5.10.4      サプライチェーンのキャパシティの制約    330    5.10.5      競合する代替案    331    5.11      導入曲線の分析    332    5.11.1      技術導入フレームワーク    332    5.11.1.1      イノベーター（2024-2026）    332    5.11.1.2      アーリーアダプター（2026-2028）    333    5.11.1.3      アーリー・マジョリティ（2028-2031）    333    5.11.1.4      レイト・マジョリティ（2031-2034）    334    5.11.1.5      遅れ組（2034年以降）    334    5.11.2      セグメント別の導入曲線    335    5.12      導入を促進・阻害する要因    335    5.12.1      導入曲線の意味    336    5.13      競争環境の変遷    336    5.13.1      現在の競争上の位置づけ    336    5.13.2      統合デバイスメーカー （IDM）    336    5.13.3      シリコンフォトニクス専門企業    337    5.13.4      ファウンドリ／OSATプロバイダー    337    5.13.5      システムベンダー    337    5.13.6      レーザーサプライヤー    337    5.13.7      競争の動向と市場構造の変遷    338    5.13.7.1      短期的な動向（2025年～2028年）    338    5.13.7.1.1      予想される推移（2028年）    338    5.13.7.2      中期的な動向（2028年～2032年）    339    5.13.7.2.1      予想される推移（2032年）    339    5.13.7.3      長期的な動向（2032-2036）    339    5.13.7.3.1      予想される推移（2036）    340    5.13.8      垂直統合の傾向    340    5.13.8.1      統合戦略のフレームワーク    340    5.13.8.1.1      完全な垂直統合（Broadcom、Intelモデル）    340    5.13.8.1.2      部分的な統合（Cisco、NVIDIAモデル）    341    5.13.8.1.3      ファブレス／アセンブリ・ライト（Ayar Labs、Ranovusモデル）    341    5.13.8.1.4      プラットフォーム・プロバイダー（TSMCモデル）    341    5.13.8.2      統合トレンドの戦略的意味合い    343    5.13.9      最近の動向 ? 2026年第1四半期    343    5.13.10      最近の動向 ? 2026年第2四半期    344    5.14      シナリオ分析    345    5.14.1      シナリオの枠組み    345    5.14.2      シナリオの定義    345    5.14.3      強気シナリオ    345    5.14.4      ベースケースシナリオ    346    5.14.5      ベアケース・シナリオ    346    5.14.6      光トランシーバー市場    347    5.14.7      シナリオの比較と主要変数    348      6              データ通信の世界市場動向    349      6.1      データ通信市場の動向の概要    349    6.1.1      データ通信市場の概要    349    6.1.1.1      市場の定義と範囲    349    6.1.1.2      市場規模と成長    349    6.1.2      主要な市場推進要因    349    6.1.2.1      人工知能と機械学習    349    6.1.2.2      クラウドコンピューティングの成長    350    6.1.2.3      データの増加    350    6.1.2.4      電力と持続可能性に関する課題    350    6.1.3      光トランシーバー市場の背景    351    6.2      アプリケーションの動向    351    6.2.1      AIおよび機械学習のワークロードの増加    351    6.2.1.1      AIトレーニングの革命    351    6.2.1.2      トレーニングクラスタアーキテクチャの進化    351    6.2.1.3      AI 推論の導入    352    6.2.1.4      市場の定量化    352    6.2.1.5      CPO への影響    352    6.2.2      ハイパースケール・データセンターの拡張    352    6.2.2.1      ハイパースケールの定義    353    6.2.3      世界のハイパースケール容量    353    6.2.4      地域別分布    353    6.2.5      ハイパースケーラーの投資動向    353    6.2.5.1      設備投資の加速    353    6.2.5.2      AI 専用インフラ    353    6.2.5.3      CPO への影響    354    6.2.6      エッジコンピューティングと分散型 AI    354    6.2.6.1      市場の成長    354    6.2.7      エッジ AI アプリケーション    354    6.2.8      エッジネットワークアーキテクチャ    354    6.3      技術トレンド    355    6.3.1      技術トレンドの概要    355    6.3.1.1      主要な技術ベクトル    355    6.3.1.2      技術間の相互依存関係    356    6.3.2      技術トレンド： パッケージング    356    6.3.3      ユニバーサル・チップレット・インターコネクト・エクスプレス（UCIe）    357    6.3.4      CPO用レーザー光源    358    6.3.5      外部レーザーと内蔵レーザーの比較    358    6.3.6      データ通信におけるシリコンフォトニクスのシェア    359      7              市場見通し    360      7.1      ハイブリッド・プラグガブルからCPOへの移行、2026年～2030年    360    7.2      スケールアウトの見通し    361    7.2.1      スケールアウト CPO 市場の変遷    361    7.2.1.1      スケールアウト市場の推進要因    361    7.2.1.2      市場の変遷段階    361    7.2.1.3      スケールアウト CPO 市場の予測    361    7.2.2      スケールアウト技術のロードマップ    362    7.2.2.1      技術世代の進化    362    7.2.2.2      世代別の技術推進要因    363    7.2.3      スケールアウト市場の主要企業と競争環境    363    7.3      スケール-アップの見通し    364    7.3.1      スケールアップCPO市場の進化    364    7.3.2      銅線から光への移行    365    7.3.3      光I/Oソリューション    365    7.3.4      スケールアップ CPO 市場予測    365    7.3.5      市場の進化段階    365    7.3.6      スケールアップ技術ロードマップ    367    7.3.6.1      NVIDIA 光 I/O の進化    367    7.3.6.2      AMDの光I/Oの進化    367    7.3.6.3      カスタムシリコン光I/O    368    7.3.7      スケールアップ分野の主要企業と競争環境    369    7.3.7.1      競争環境の概要    369    7.4      高密度コネクタ    370    7.4.1      高密度コネクタと CPO の比較    370    7.4.1.1      シナリオ 1: コネクタによる拡張可能なプラグイン機能の実現 （CPOへの影響は小さい）    370    7.4.1.2      シナリオ 2：コネクタが CPO を補完する（影響は中程度）    370    7.4.1.3      シナリオ 3：コネクタが「ニアパッケージ」を実現する （CPOへの影響は中程度）    370    7.4.1.4      シナリオ 4：コネクタ開発の遅延（CPOへのプラスの影響）    370    7.4.2      着脱可能なコネクタ    375    7.5      新たなサプライチェーンの動向    375    7.5.1      CPO サプライチェーンにおける地理的集中    375    7.5.2      レーザーおよび部品のサプライチェーン    378    7.6      サードパーティサプライヤーおよびシステムインテグレーター    378    7.6.1      多層サプライチェーンアーキテクチャ    378    7.6.1.1      第 1 層：シリコンフォトニクス・プラットフォーム    378    7.6.1.2      第 2 層：CPO アセンブリ (OSAT)    379    7.6.1.3      第 3 層： ファイバーアレイユニット（FAU）サプライヤー    379    7.6.1.4      ティア 4：外部レーザー光源（ELS）サプライヤー    380    7.6.1.5      ティア 5：光ファイバーの供給    380    7.6.1.6      ティア 6： 光サブアセンブリの統合    380    7.6.2      サプライチェーン参加者への戦略的示唆    380      8              企業プロフィール                382 (68社の企業プロフィール)  9              付録    467    9.1      調査方法およびデータソース    467      10          参考文献    468

表一覧 表1. CPO市場の推進要因および制約要因の分析    40    表2. データセンターアーキテクチャにおける主要な課題の概要    44    表3. データセンターアーキテクチャにおける主要な課題の概要    47    表4. フォームファクタの変遷と密度の比較    49    表5. 世代別の光トランシーバーの消費電力    50    表 6. 技術移行の意思決定フレームワーク    51    表 7. CPO 対 プラグイン型 意思決定マトリックス    52    表 8. 半導体パッケージの相互接続技術の概要    57    表 9. CPO アプリケーションのセグメンテーション（スケールアウト対スケールアップ）    59    表 10. EIC/PIC 統合手法の比較    60    表 11. 統合技術の選定基準    64    表 12. 詳細な技術比較：2D 対 2.5D 対 3D    65    表 13. 3D 集積化のサブカテゴリー比較    66    表 14. EIC/PIC 集積化のためのパッケージング技術ベンチマーク    66    表 15. CPO技術の課題と対策    71    表16. NVIDIAとBroadcomの戦略的ポジショニングの比較    72    表17. NVIDIAとBroadcomのCPO製品仕様ベンチマーク    73    表18. サーバーボード、CPU、およびGPU/アクセラレータの予測（2026年～2036年）    76    表19. AI相互接続用光I/O CPO ? 出荷台数予測（2026年～2037年）    77    表20. AI 相互接続用 CPO の光 I/O ? 売上高予測（百万ドル）（2026?2037）    77    表 21. CPO ネットワークスイッチ ? 出荷台数予測（2026?2037）    78    表 22. CPO ネットワークスイッチ — 光エンジン売上高予測（百万ドル）（2026年～2037年）    79    表 23. CPO 市場規模および売上高の合計（2026年～2037年）    79    表 24. EIC/PIC統合技術別のCPO総出荷台数（2026年～2037年）    80    表25. パッケージング技術別のネットワークスイッチCPO導入状況（2026年～2037年）    81    表26. パッケージング技術別の光I/O予測    81    表27. PIC設計セグメント - 主要企業と能力    82    表28. ASICおよびxPU設計セグメント - 主要企業とCPO統合戦略    83    表29. レーザー光源セグメント - 主要サプライヤーおよび技術    84    表 30. SOI ウェーハおよびエピウェーハセグメント - 基板サプライヤー    85    表 31. EIC、リタイマー、SerDes、および PHY セグメント - 高速エレクトロニクスサプライヤー    85    表 32. コネクタおよびファイバー分野 - 光インフラサプライヤー    86    表 33. ファウンドリ分野 - シリコンフォトニクスおよび先進パッケージング技術    87    表 34. パッケージング、組立、およびテスト分野 - OSAT およびテスト機器プロバイダー    87    表 35. システムおよび機器セグメント - OEMおよびODM    88    表36. エンドカスタマー（ハイパースケーラー）セグメント - データセンター事業者およびAIリーダー    89    表37. CPO産業エコシステムの概要 - バリューチェーン全体の概要    90    表38. AIモデルのパラメータと演算量の成長（2018年～2030年）    93    表39. 世界のAIトレーニングにおける演算需要の成長    93    表40. ワークロードタイプ別のAIデータセンター要件    95    表41. AIデータセンターにおけるスイッチの階層構造    98    表42. スケールアップ、スケールアウト、スケールアクロスの比較マトリックス    101    表 43. SerDes の帯域幅の制限と消費電力    104    表 44. SerDes のボトルネック解決策の比較    105    表 45. プラグイン可能な光モジュールアーキテクチャと制限事項    106    表 46. 信号損失の比較：プラグイン可能型と CPO の比較 (dB)    110    表 47. プラグイン式とCPOの包括的な比較    111    表48. CPO導入のための設計決定フレームワーク    112    表49. L2ネットワークアーキテクチャの比較    114    表50. 現在のAIシステムにおける銅線の本数    115    表51. システム別銅配線仕様    116    表52. 銅配線システムの制限事項の概要    117    表53. 銅配線と光配線の性能ベンチマーク比較    118    表54. 配線技術別の消費電力    124    表55. 消費電力の構成要素内訳： プラグイン式とCPO（400G）の比較    124    表56. レイテンシベンチマーク比較    125    表57. PICコンポーネントの概要    131    表58. PICとシリコンフォトニクスの比較    132    表59. シリコンフォトニクスと他のPICプラットフォームの比較：機能比較    133    表60. PICの利点と課題の概要    136    表61. 光学エンジンとプラグイン型トランシーバーの比較    137    表62. 外部レーザー光源の構成    139    表 63. CPO テクノロジーの構成要素    143    表 64. CPO テクノロジーのコンポーネントとサプライヤー    144    表 65. レイテンシの比較：プラグイン型と CPO    145    表 66. データレートのスケーリング：プラグイン式とCPOの比較    147    表 67. CPO および高速光通信向けの新たな変調器技術    148    表 68. データレートのスケーリング要因、物理的な上限、および業界の対応    149    表 69. コパッケージ型光モジュール向けの WDM バリエーション    150    表 70. 代表的な多波長光源およびプラットフォームの実証 (2025?2026)    150    表 71. ショアライン（ビーチフロント）の帯域幅密度    151    表 72. WDMチャネル数の増加に伴う課題と対策    152    表73. CPOの価値提案の概要    153    表74. CPOの技術的課題と対策    155    表75. CPOテストのスケールアップ：課題と対策    155    表76. OIF CPO 標準策定のタイムライン    156    表 77. OIF CPO フレームワークの機能分割    157    表 78. 世代別の OIF CPO モジュール仕様    158    表 79. ELSFP 実装契約の主要仕様    158    表 80. CPO テレメトリおよび管理要件    159    表 81. CPO アプリケーションに関する OIF CEI 仕様    159    表 82. UCIe 仕様と CPO の関係    160    表 83. 中国の CPO 規格の概況    161    表 84. プラグイン型とコパッケージ型光モジュール：コストと保守性    161    表 85. CPO コンポーネントのパッケージング要件    164    表 86. スイッチ CPO パッケージの仕様（代表例）    166    表 87. 1.6 Tbps 光エンジンの性能    167    表 88. XPU 光 I/O 要件    169    表 89. 高度な光I/O統合アプローチ    170    表 90. CPO パッケージング技術の概要    176    表 91. 半導体パッケージング技術の全体像    180    表 92. CPO 向けパッケージング技術の比較    181    表 93. 先進パッケージングの性能指標    182    表 94. 半導体パッケージングにおける相互接続技術の概要    186    表 95.  CPO の相互接続技術の比較    188    表 96. シリコン・インターポーザーとシリコン・ブリッジの比較    190    表 97. シリコンベースの 2.5D パッケージングの選択肢    191    表 98. 用途別の TSV 仕様    194    表 99. TSV 製造プロセスのステップ    194    表 100. TSV 技術の進化    195    表 101. CPO アプリケーションにおける TSV の課題    195    表 102. TSV 技術の進化。    197    表 103. 2.5D シリコンパッケージングの開発動向    198    表 104. テクノロジーノード別の主要開発分野    200    表 105. CPOにおけるインターポーザーサイズの推移    200    表106. ベンダー別2.5Dシリコンパッケージングのロードマップ    202    表107. CPO統合のロードマップにおけるマイルストーン    202    表108. SiインターポーザーとSiブリッジの比較    202    表109. RDL 技術仕様    205    表 110. SiO2 と有機誘電体の比較    207    表 111. WLFO と PLFO の比較    210    表 112. ファンアウト・パッケージングの動向    212    表 113. ファンアウト・プロセスの課題    214    表 114. ガラスとシリコンおよび有機材料の特性比較    217    表 115. 半導体パッケージングにおけるガラスの用途    218    表 116. ガラスコア・インターポーザーの特性    219    表 117. ガラスとシリコンのインターポーザーの比較    221    表 118. CPO におけるガラス・インターポーザーの利点    221    表 119. ガラスと成形コンパウンドの特性比較    221    表 120. ガラスパッケージングの課題と解決策    226    表 121. バンプ技術の進化    230    表 122. バンプの微細化における課題    232    表 123. マイクロバンプの仕様と用途    234    表 124. Cu-Cu ハイブリッドボンディング法の比較    236    表 125. CPO 用途におけるハイブリッドボンディング法の選定    236    表 126. ハイブリッドボンディングの製造上の課題    238    表 127. ピッチ別のハイブリッドボンディングプロセスの成熟度    241    表 128. ハイブリッドボンディングの重要なプロセスパラメータ    241    表 129. 従来の EIC/PIC 統合手法    242    表 130. 従来の手法の利点と限界の概要    243    表 131. 新しい EIC/PIC 統合手法    245    表 132. 2Dから3DへのEIC/PIC統合の選択肢    247    表133. 技術移行の推進要因    249    表134. 2Dから3Dへの統合の進化    250    表135. CPOセグメント別の統合ロードマップ    250    表136. EIC/PIC パッケージング技術のベンチマーク    251    表 137. 2D EIC/PIC 統合の長所と短所    251    表 138. 2.5D EIC/PIC 統合の長所と短所    252    表 139. 3D ハイブリッド EIC/PIC 統合の長所と短所    253    表 140. 3D モノリシック EIC/PIC 統合の長所と短所    254    表 141. PIC/EIC 統合における TSV の利点    257    表 142. CPOにおけるTSV製造の課題    260    表143. Siフォトニクスのパッケージングオプションの比較    261    表144. EIC/PICにおける2.5D Siインターポーザーの長所と短所    261    表145. FOPOP 対 WB パッケージングの比較    264    表 146. 光学エンジンのパッケージングプロセスにおける課題    268    表 147. ファンアウト EIC/PIC 統合における課題    268    表 148. ボンディングピッチの微細化における課題    279    表 149. コパッケージングとCPOの定義比較    279    表 150. 将来の 3D-CPO アーキテクチャのビジョン    281    表 151. コンポーネントごとのアーキテクチャの進化    282    表 152. 3D-CPO 統合のアプローチ    282    表 153. 将来の 3D-CPO パッケージ構造の種類    283    表 154. 将来の 3D-CPO における主要な技術的マイルストーン    283    表 155. 将来の 3D-CPO の性能推移    284    表 156. 3D-CPO の熱管理の進化    284    表 157. 3D-CPO のビジョン：NVIDIA アーキテクチャの例    285    表 158. CPOの組み立てプロセスとボトルネック    286    表 159. カプラーと FAU のインターフェースの重要寸法    287    表 160. 位置ずれによる損失の特性評価    287    表 161. FAU と PIC のインターフェースの安定性要件    288    表 162. グレーティングとエッジカプラーの比較    288    表 163. グレーティングとエッジカプラーの比較    289    表 164. 光アライメントの課題の概要    290    表 165. アクティブアライメントとパッシブアライメントの比較    291    表 166. ファイバー取り付け方法の比較    294    表 167. FAU サプライヤーの概況    295    表 168. アライメント構造のベンチマーク    297    表 169. SENKO の主要な CPO ソリューション    298    表 170. CPOにおける光部品サプライヤー：包括的な概要    299    表 171. レーザー光源サプライヤーの詳細    303    表 172. オンチップレーザー集積化のアプローチ    304    表 173. CPO 用外部レーザー構成    305    表 174. 外部レーザーサプライヤー    307    表 175. レーザー実装技術の比較    308    表 176. 包括的なレーザー集積ベンチマーク    310    表 177. 世界の CPO 市場予測（百万ドル）    311    表 178. スイッチ CPO 出荷台数予測（光学エンジン数千台）    313    表 179. スイッチ世代別のスイッチ CPO 市場予測（百万ドル）    313    表 180. CPOコスト推移の予測    314    表 181. XPU 光 I/O 市場予測    315    表 182. プラットフォーム別 XPU 光 I/O 市場予測（百万ドル）    316    表 183. CPO コスト推移の予測    317    表 184. CPO とプラグイン式コストの比較（800G 相当あたり）    318    表 185. 総所有コスト（TCO）の比較（51.2Tスイッチあたり、5年間の耐用年数）    319    表186. 2026-2037年の北米CPO市場予測    320    表187. アジア太平洋地域のCPO市場予測 2026-2037    321    表188. 欧州のCPO市場予測 2026-2037    322    表189. その他の地域における CPO 市場予測 2026-2037    322    表 190. 世界の CPO 市場の概要    323    表 191. CPO の総潜在市場規模の定量化    324    表 192. CPO のサービス提供可能潜在市場    324    表 193. CPO コンポーネント市場の予測（百万ドル）    325    表 194. 光学エンジン世代別の CPO 市場（百万ドル）    326    表 195. 期間別の CPO の商業的マイルストーンおよび代表的な製品    326    表 196. 世代別シェアの推移    327    表 197. 製造歩留まりの向上推移    328    表 198. CPO 標準化のタイムライン    330    表 199. 市場の制約要因の概要    332    表 200. セグメント別の CPO 導入曲線（対象市場への浸透率）    335    表 201. 参加者別 CPO 市場シェア（2024-2026 年）    338    表 202. 短期的な競争環境の推移    339    表 203. 競争環境の推移に関するタイムライン    340    表 204. 参加者タイプ別の垂直統合の動向    342    表 205. 企業別の垂直統合    342    表 206. 強気シナリオの市場予測（百万ドル）    346    表 207. ベースシナリオの市場予測（百万ドル）    346    表 208. 弱気シナリオの市場予測（百万ドル）    347    表 209. 世界の光トランシーバー市場の概況（10億米ドル）    347    表 210. シナリオ比較の概要    348    表 211. 世界のデータ通信市場の規模と成長    349    表 212. DATACOM市場の成長要因    350    表213. 世界の光トランシーバー市場の概況（10億米ドル）    351    表214. 世界のハイパースケールデータセンターの容量    353    表215. エッジコンピューティング市場の成長    354    表216. DATACOM 技術動向の概要    355    表 217. DATACOM 向けパッケージング技術の進化    356    表 218. UCIe の仕様と導入スケジュール    357    表 219. レーザー光源技術の動向    358    表 220. CPO 用レーザー光源の比較    358    表 221. スイッチ帯域幅別スケールアウト型 CPO 市場予測（2026-2037 年、単位：百万ドル）    362    表 222. 世代別のスケールアウト技術の推進要因    363    表 223. スケールアウト CPO の競争環境    363    表 224. プラットフォーム別スケールアップ CPO 市場予測（百万ドル）    365    表 225. スケールアップ型 CPO 市場の予測    366    表 226. スケールアップ型 CPO 市場の進化段階    366    表 227. スケールアップ型 CPO プラットフォームの比較    367    表 228. スケールアップ型とスケールアウト型 CPO の比較    369    表 229. スケールアップ型 CPO の競合状況    369    表 230. CPO と高密度コネクタの導入シナリオ    371    表 231. OIF 高密度コネクタ仕様（提案）    372    表 232. 技術比較：CPO 対 高密度コネクタ対応の代替案    372    表 233. 市場セグメント別のシナリオの影響    373    表 234. 高密度コネクタの開発ロードマップとCPOのタイムラインの比較    373    表 235. 高密度コネクタがCPOを頓挫させる可能性が低い理由    374    表 236. シナリオの概要と戦略的意味合い    374    表 237. NVIDIA CPO サプライチェーンの地理的分布    376    表 238. 台湾の IC 産業における市場シェアの推移 (2021-2025)    376    表 239. TSMC COUPE プラットフォームの技術仕様    378    表 240. NVIDIA CPO向け外部レーザー光源サプライヤー    380      図一覧 図1. 現代のAIデータセンターの構成    42    図2. データセンターにおけるネットワークスイッチのアーキテクチャ    43    図3. スイッチ IC の帯域幅の進化のタイムライン (2015-2036)    46    図 4. 光トランシーバー技術の移行パス (プラグイン型 → ニアパッケージ型 → CPO)    49    図 5. 光エンジンコンポーネントのアーキテクチャ    53    図 6. Co-Packaged Optics 1.0：典型的な統合フロー。    54    図 7. 異種統合の概念図    55    図 8. 2D から 2.5D、そして 3D 統合への進化    63    図 9. 統合技術の進展ロードマップ    64    図 10. コパッケージド・オプティクス市場マップ    76    図 11. プラグイン式オプティクスを備えたスイッチ ASIC とコパッケージド・オプティクスの比較    83    図 12. LLM パラメータの増加の推移（GPT-1 から GPT-5 およびそれ以降）    93    図 13. DGX H100/H200 システムのトポロジー    96    図 14. NVIDIA Rubin アーキテクチャの概要    97    図 15. スケールアップ型ネットワークトポロジー（NVLink、NVSwitch）    99    図 16. スケールアウトおよびスケールアップのネットワークトポロジ（イーサネット／InfiniBand）    101    図 17. 3 層ネットワークアーキテクチャ図    102    図 18. 相互接続技術のロードマップ（2020-2036）    104    図 19. オンボード光通信構成    108    図 20. スイッチ ASIC の帯域幅のスケーリング (51.2T → 102.4T → 204.8T)    113    図 21. 銅線から光への移行ロードマップ    120    図 22. 現在のAIシステム相互接続アーキテクチャ    121    図23. AIアーキテクチャの進化（2026年～2030年）    127    図24. AIアーキテクチャのビジョン（2031年～2036年）    129    図25. CPOアプリケーション向けPICアーキテクチャ    135    図26. CPOの主要概念の図解    141    図27. 消費電力の比較（pJ/bitロードマップ）    147    図28. XPU向け光I/Oパッケージ    169    図29. 3つの光対応データセンタープラットフォーム（LightningValley2、ThunderValley、Pegasus）と、Nexusラック内に収められたAuroraテストおよび測定プラットフォームの概略図。これにより、ラック内およびラック間の接続が可能になります。    173    図30. 半導体パッケージングの進化の沿革    178    図 31. 2.5D パッケージング構造図    189    図 32. 2.5D Si ベースのパッケージングロードマップ    201    図 33. EMIB の実装（シリコンブリッジ）。    203    図 34. インターポーザーを備えた 2.5D パッケージ内の FPGA + HBM。    203    図 35. RDL 製造プロセスフロー    206    図 36. パネルレベルのファンアウトプロセス    209    図 37. ウェーハレベルのファンアウトプロセス    210    図 38. ガラスコア・インターポーザー構造    219    図39. ガラス・インターポーザーの製造プロセスフロー    223    図40. (a) 2.5D先進パッケージングで構成されるスイッチ； (b) TMVベース、(c) TSVベース、および(d) TGVベースの先進パッケージングアーキテクチャ。    256    図41. ASEのファンアウトCPOソリューション    263    図42. ASEのFOPOPプロセスフロー    264    図43. CPO における PIC/EIC 統合のための SPIL のファンアウト・エンベデッド・ブリッジ（FOEB）構造    267    図 44. FOEB 統合プロセスフロー    268    図 45. TSMC 光学エンジン・ロードマップ    276    図 46. TSMC iOIS アーキテクチャ    277    図 47. (a) EIC および PIC ボンディング用の TSMC-SoIC フェイス・トゥ・フェイス (F”F) 技術。(b) COUPE の主要コンポーネントは、TSMC-SoIC ボンディング、TDC、埋め込み型マイクロレンズ、および金属反射板で構成される。    278    図48. ボンディングピッチのスケーリングロードマップ    278    図49. スケールアップ型光I/O技術ロードマップ    368    図50. 100% CPO相互接続を採用したデモ用コンピューティングラック    394