Chipletエコシステムと
サプライチェーン市場調査レポート
Chipletエコシステムは、EDA、IP、インターコネクト規格、Foundry、OSAT、標準化団体、機械可読データモデル、テスト/DFxが連動する多層構造です。本ページでは、オープン型Chiplet市場への移行、標準化、主要プレイヤー、サプライチェーン上のボトルネックを整理し、実務判断に使いやすい形で紹介します。
Chipletエコシステムは、従来の社内完結型サプライチェーンから、第三者chipletやIP、EDA、Foundry、Packaging、Assembly、Testingが連携するオープン型市場へ移行しつつあります。市場拡大の鍵は、単なる製造能力ではなく、規格・データ・テスト・責任分担をつなぐ仕組みにあります。
Open Chiplet Economy
OCPはOpen Chiplet Economyを、Ready-made Chiplets、IP、EDA、Design、Test、Foundriesまで含む市場として整理しています。
これは、垂直統合型の成功事例を、第三者chipletが流通する市場へ広げるための取り組みです。
標準化とデータ交換
UCIe、BoW、CDXML、Chiplet Design Exchange、JEDEC JEP30などにより、物理・電気・熱・試験・セキュリティを含む成果物の標準化が進んでいます。
サプライチェーン競争力の本質は、規格に載り、機械可読データで交換できることに移っています。
Foundryと先端実装
TSMCはCoWoS系でAI/HPC量産を牽引し、IntelはEMIB/Foveros/ASATを束ねたSystems Foundry戦略を進めています。
Samsungは設計からテストまでのターンキー提供を訴求し、Foundry各社はプロセスとパッケージの同時最適化で競争しています。
OSATの役割拡大
ASEとAmkorは、2.5D/3D、高密度Fan-Out、ブリッジ型接続、S-SWIFTなどで、Foundry依存を補完する後工程プレイヤーとして存在感を高めています。
標準化が進むほど、OSATはサプライチェーン分散とコスト最適化の受け皿になります。
EDA/IPが制御点になる
Cadence、Synopsys、Siemensは、die/package/system co-design、verification、DFT、マルチフィジックス解析を通じて複雑性の制御点を握ります。
Chiplet市場では、EDAが単なる設計ツールではなく、package-aware system design platformへ進化しています。
Executive Summary：競争力の本質は「規格に載ること」
Chipletエコシステムの競争軸は、製造能力だけではありません。UCIe、OCP/ODSA、BoW、CDXML、JEDEC JEP30、NIST CHIPS R&Dなどの標準に早く対応し、設計データ・テスト・セキュリティ・責任分担を機械可読に扱えることが、サプライチェーン競争力の中心になります。
今後のChiplet市場は、閉じた垂直統合から、半開放の協調競争へ移る可能性が高く、Foundry、OSAT、EDA、IP、システム企業の役割分担がより重要になります。
Chipletサプライチェーンは、前工程・後工程だけでは整理できません。どの層が差別化し、どの層が標準化されるかを見ることで、ボトルネックと事業機会が見えやすくなります。
| レイヤー | 主な機能 | 代表プレイヤー | 価値の源泉 |
|---|---|---|---|
| システムアーキテクト | 製品定義、partitioning、商用量産 | AMD、Intel、NVIDIA、Apple、Marvell | 応用知見、量産経験、顧客起点の最適化 |
| アーキテクチャ/IP | D2D、NoC、SoCアーキ、アクセラレータIP | Arm、Alphawave、Arteris | 再利用性、相互運用性、開発短縮 |
| EDA/検証 | 設計探索、co-design、VIP、signoff、DFT | Cadence、Synopsys、Siemens | 複雑性制御、設計自動化、検証効率 |
| Foundry/先端実装 | wafer製造、2.5D/3D実装、assembly/test | TSMC、Intel Foundry、Samsung Foundry | 量産能力、実装密度、歩留まり |
| OSAT | 外部パッケージング、テスト、歩留まり最適化 | ASE、Amkor | 供給多様化、コスト最適化、後工程柔軟性 |
| 標準/データ | interface、DFx、part model、標準ワークフロー | UCIe、OCP/ODSA、JEDEC、NIST CHIPS R&D | 相互運用、調達性、市場拡大 |
Chiplet市場では「誰が最も強いか」よりも、「どのレイヤーを押さえるとボトルネックになるか」が重要です。以下では、代表企業・団体ごとの主戦場とリスクを整理します。
TSMC ─ Foundry + Advanced Packaging
CoWoS-S/L/RでAI/HPC向けのSoC-to-chiplet、SoC-to-HBM接続を支えます。容量逼迫と実装コストが主要リスクです。
Intel Foundry ─ Systems Foundry
EMIB、Foveros、ASAT、geo-diverse sites、UCIe推進を組み合わせます。外部顧客拡大と量産立ち上げが焦点です。
Samsung Foundry ─ End-to-End Turnkey
Design、fab、packaging、testを一体で提供し、X-Cubeで3D集積を訴求します。エコシステム厚みの拡大が課題です。
ASE ─ OSAT
2.5D/3D大量生産、高密度Fan-Out、mobile領域への展開が強みです。高性能案件では前工程との連携が鍵になります。
Amkor ─ OSAT
S-ConnectブリッジやS-SWIFTにより、低コスト2.5D代替を提示します。適用領域は案件ごとの要件に依存します。
Cadence / Synopsys / Siemens ─ EDA制御点
multi-die設計、UCIe IP/VIP、3DIC Compiler、マルチフィジックス設計確認を提供します。標準浸透と顧客実装への追随が重要です。
Chiplet市場が本格的にオープン化するには、単にD2D接続が標準化されるだけでは不十分です。設計成果物、テスト、セキュリティ、商流、責任分担まで含めた市場設計が必要になります。
Interface標準化
UCIeやBoWでD2D接続とDFxの土台を整備
設計データ交換
CDXMLやJEP30で物理・電気・熱・試験情報を共有
Marketplace形成
OCP MarketplaceでIP、EDA、Foundry、Packagingを接続
量産責任分担
known-good-die、再試験、D2D不良、デバッグ責任を明確化
Chipletエコシステムの技術進化は、インターコネクト標準、設計ツール、IP、パッケージ技術が同時に進むことで成立します。
- UCIe：D2D標準の中核 物理層からDFx、manageability、3D packagingまで拡張し、multi-die実装の基盤として存在感を高めています。
- OCP/ODSA：Open Marketplaceと設計モデル BoW、CDXML、Chiplet Design Exchangeを通じて、物理・電気・熱・試験・セキュリティを含む設計成果物の標準化を進めています。
- JEDEC JEP30：Part Model Guidelines CDXMLを取り込み、Chiplet部品を機械可読な形で表現するための標準化を進めています。
- NIST CHIPS R&D：標準ロードマップ chiplets、digital twins、data interoperability、supply chain security、advanced packagingを優先領域として扱っています。
- EDAのPackage-Aware化 Cadence、Synopsys、Siemensが、die/package/system co-design、検証、DFT、熱・電力・機械ストレス解析を統合しています。
- Bridge / Fan-Out代替 性能最優先ではシリコンインターポーザや3D、コスト・供給柔軟性重視ではfan-outやbridge-based実装が選択肢になります。
Chiplet市場の競争は、TSMC/Intel/Samsungの統合型、ASE/Amkorのオープン後工程型、Cadence/Synopsys/Siemensの設計制御型が交差する構造です。
| 競争タイプ | 代表プレイヤー | 強み | 市場への影響 |
|---|---|---|---|
| 統合型 | TSMC、Intel Foundry、Samsung Foundry | プロセス、先端パッケージ、量産経験を一体化できる | AI/HPCの高性能案件で強く、標準化が遅いほど優位を維持しやすい |
| オープン後工程型 | ASE、Amkor | 後工程の柔軟性、コスト最適化、供給分散に強い | 標準化が進むほど複数Foundry・複数chipletをつなぐ役割が増える |
| 設計制御型 | Cadence、Synopsys、Siemens | co-design、verification、DFT、multi-physics解析を支配する | multi-die設計が複雑化するほど、EDAの影響力が高まる |
| アーキテクチャ/IP型 | Arm、Alphawave、Arteris | D2D、NoC、system partitioning、I/O chipletで再利用性を提供 | 異なるfoundry・package・SoC構成をまたぐ相互運用性が価値になる |
課題：先端パッケージ容量と責任分界
Chipletサプライチェーンの最大リスクは、先端パッケージ容量、known-good-dieの品質保証、SiP組立後のD2D不良、再試験、デバッグ責任です。オープン市場が成立するには、どの企業がどこまで責任を負うかを明確にする必要があります。
標準が増えるほど相互運用性は高まりますが、UCIe、BoW、Arm CSA、CDXML/JEP30、DFx、security modelが絡むため、統合負荷が増える局面もあります。
Chiplet市場は、プロセス競争だけでなく「構成可能性競争」へ進む可能性があります。標準化が進めば、EDA、IP、OSAT、design service、packaging企業にとって市場が広がります。
EDA/IP市場の拡大
multi-die設計が増えるほど、co-design、verification、DFT、security、power/signal integrityの需要が拡大します。
OSATの参入余地
Bridge、fan-out、2.5D代替案が増えることで、Foundry主導以外の供給ルートを確保しやすくなります。
第三者Chiplet流通
OCP Marketplaceのような仕組みが普及すれば、ready-made chiplet、IP、design serviceを組み合わせる商流が拡大します。
Chipletエコシステム・サプライチェーン 関連リソース
Open Compute Project Marketplace
Chiplets、IP Providers、Design Services、EDA/Tool Vendors、Foundries、Packaging、Assembly and Testingを含む支援エコシステムを確認できます。
OCP Blog ─ Open Chiplet Economy Marketplace
Open Chiplet Economyの考え方や、第三者chiplet流通に向けた市場形成の方向性を確認できます。
OCP ODSA Whitepaper
chiplet architecture、D2D interface、packaging、test、cost structure、open marketplaceを整理したビジネス分析資料です。
Open Compute Project BoW Specification 2.0
配線、タイミング、キャリブレーション、Design for Testを含むD2D接続仕様です。
Open Compute Project CDXML
Chiplet設計成果物をXML形式で交換するためのデータモデルを確認できます。
UCIe Consortium Specifications
Chiplet間接続の標準仕様であるUCIeの各バージョンを確認できます。
JEDEC JEP30 Part Model Guidelines
Chiplet部品モデルのガイドラインとして、機械可読データと標準化の方向性を確認できます。
NIST CHIPS R&D Summary Report
chiplets、digital twins、data interoperability、supply chain securityなどの標準化優先領域を確認できます。
TSMC CoWoS
AI/HPC向けの2.5D先端パッケージング技術を確認できます。
Intel Foundry Packaging
EMIB、FoverosなどIntelのadvanced packaging戦略を確認できます。
Samsung Foundry Advanced Package
SamsungのX-Cubeを含むadvanced packagingとturnkey提供の方向性を確認できます。
ASE 2.5D / 3D IC Packaging
OSAT側から見た2.5D/3Dパッケージングの量産・実装動向を確認できます。
Amkor S-Connect
ブリッジ型接続による低コスト2.5D代替案を確認できます。
Cadence Chiplet Solutions
chiplet-based physical AI platform、UCIe接続、Arm CSA対応などの設計ソリューションを確認できます。
Synopsys UCIe 3.0 Chiplet IP Solutions
UCIe PHY、controller、verification IP、3DIC Compilerなどを確認できます。